體效應,體效應公式,MOS管體效應襯偏效應-KIA MOS管

體效應詳解

在許多應用中，源極直接連接到底物（體極）B極，使得底物和溝道之間的pn結是零電壓偏置。此時底物在電路中不發(fā)揮任何作用，可以被忽略。

在集成電路中，底物通常被大量的MOS所共用。為了保證底物和所有溝道之間的pn結都是截止狀態(tài)，底物在NMOS中通常被連接到最小負電壓源（在PMOS中連接到最大正電壓源）。在這種情況下，反向偏置的pn結會對元器件造成影響。為了說明這一點，考慮一個NMOS并且讓它的底物電壓比源極電壓低（此時pn結反向偏置）。反向偏置的電壓將會擴大耗散區(qū)的體積，這回加深溝道的深度，這會導致iD增大，為了使得MOS回到原來的狀態(tài)上，就必須增大 vGS 。

電壓VSB可以看做是改變了閾值電壓Vt，關系由下面的表達式給出：

在這里Vt0是在VSB= 0條件下的閾值電壓，?f是一個物理參數(shù)一般情況是0.6V，γ是制作工藝參數(shù)，由下面的表達式給出：

在這里 q是電子電荷量，NA是p類型底物的摻雜濃度，?s是硅的介電常數(shù)。

上式反應了增大VSB會導致 Vt的增加，盡管VGS保持恒定的情況下也會增大ID 。換句話說，VBS同樣能控制ID的大小，因此體極和柵極具有相同的控制ID的能力，這個效應稱為體效應 。這里 γ 稱為體效應參數(shù)。

MOS管體效應襯偏效應

當MOS管源端電勢大于襯底電勢（VS＞VB  ）時，柵下面的表面層中將有更多的空穴被吸收到襯底上，留下更多不能移動的負離子（負電中心），使得耗盡層展寬。閾值電壓升高。

1.為什么需要源端電勢大于襯底電勢？

因為對于CMOS芯片來說，特別是數(shù)字芯片來說，其襯底電壓會存在一定的波動，如果不對襯底電壓進行限制，則可能出現(xiàn)襯底電壓大于源端電壓的情況，使得PN結正偏。MOS管失效，所以需要在襯底與源之間加上適當?shù)姆雌妷?，以保證MOS的工作狀態(tài)。這個電壓也時常被稱為襯偏電壓。

2.體效應有什么影響？

1、耗盡層展寬使得閾值電壓VT升高，進而影響器件的GM和IDS等性能。因為這些器件性能均與VT相關。

2、襯底摻雜濃度越高，襯偏效應就越明顯，以典型的CMOS工藝為例，PMOS的襯偏效應會大于普通NMOS的襯偏效應，因為制作PMOS的n阱摻雜大于襯底摻雜（摻雜濃度越高，耗盡層越窄，耗盡層電容越大，使得n阱與襯底隔離），能夠單獨控制電壓。

3、當芯片工作時，MOS管源極的電壓會不斷的變化，使得源襯之間的電壓也在不斷變化。這就是背柵調制效應，即出現(xiàn)了JFET的功能。

4、背柵調制作用使得溝道中的面電荷密度也隨著源端電壓的變化不斷變化，出現(xiàn)了電容效應。稱為襯偏電容，該電容會明顯影響器件的開關速度。

5、背柵調制效應作用對應會產(chǎn)生一個交流電阻。該電阻會使的MOS管的輸出電阻降低，電壓增益下降。

在設計中如何降低體效應的影響？

1、將源端與漏端短接。這也是采用的方法，如將NMOS的源漏都接地，將PMOS的源漏都接VDD。

2、改進電路結構。對于某些不能將源漏短接的情況，便只能在電路結構層面上進行改進。如在CMOS中采用有源負載。

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