【電子精選】共源共柵結(jié)構(gòu)圖文分析-KIA MOS管
信息來(lái)源：本站 日期：2022-07-05
共源共柵結(jié)構(gòu)(cascode structure, CSCG)具有很多特點(diǎn)，在CMOS電路中很常見(jiàn)，以NMOS為例，如圖1.1(a)所示。
共源共柵結(jié)構(gòu)最大的特點(diǎn)就是輸出阻抗大。 共源管下標(biāo)為1，共柵管下標(biāo)為2，單個(gè)共源管的輸出阻抗為ro1，而共源共柵結(jié)構(gòu)的輸出阻抗近似為gm2ro1ro2。
怎么理解共源共柵結(jié)構(gòu)的輸出阻抗比單個(gè)共源管放大了gm2ro2倍？
在圖1.1(c)中，單個(gè)共柵管的增益求解如下:
在圖1.1(b)中，輸出阻抗求解過(guò)程如下:
由于共源共柵結(jié)構(gòu)的輸出阻抗大這個(gè)特點(diǎn)，比單個(gè)共源管放大了gm2ro2倍，在高增益的運(yùn)放中，共源共柵結(jié)構(gòu)經(jīng)常作為輸入管和輸出負(fù)載管以提高電壓增益。
共源共柵管的另一個(gè)特點(diǎn)是共源管的源漏電壓vds1對(duì)輸出電壓不敏感，當(dāng)輸出電壓變化Δv時(shí)，Δvds1可表示為：
因此，即便共源共柵結(jié)構(gòu)的輸出負(fù)載變化很大，只要保證共柵管仍工作在飽和區(qū)且有比較大的電壓增益，共源管的源漏電壓vds1的變化也很小。這一特點(diǎn)使得共源共柵結(jié)構(gòu)經(jīng)常被應(yīng)用在電流鏡中。
在共源共柵結(jié)構(gòu)，共源管將輸入電壓轉(zhuǎn)換成電流，該電流作為共柵管的輸入。同類(lèi)型的晶體管的共源共柵結(jié)構(gòu)串接即可。不同類(lèi)型管需要外加偏置電流折疊形成，因此折疊共源共柵一定是PN成對(duì)地用。
如果想把圖1.1(a)所示的共源共柵結(jié)構(gòu)改成折疊結(jié)構(gòu)，則應(yīng)把輸入管由NMOS管改成PMOS管，同時(shí)增加尾電流源，如圖1.2(a)所示。
尾電流源通過(guò)MOS實(shí)現(xiàn)，一般的PMOS管作為輸入的折疊共源共柵結(jié)構(gòu)如圖1.2(b)所示，其中尾電流ib=i1+i2。
隨著電源電壓越來(lái)越低，在運(yùn)放中，更經(jīng)常使用折疊共源共柵結(jié)構(gòu)作為輸入管。折疊共源共柵結(jié)構(gòu)的優(yōu)缺點(diǎn)：輸出擺幅大些，輸入輸出可以短接，較大的功耗，較低的增益，較低的極點(diǎn)頻率，較高的噪聲。
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